우리 모두 알고 있듯이 스냅드래곤 888 시리즈는 농담이다. 스냅드래곤 888이 탑재된 안드로이드 휴대폰은 발열이 많고, 전력 소모가 빠르며, 최고 성능에 도달하지 못한다는 점을 종합하면 낭비라는 단어로 요약할 수 있습니다. 물론 퀄컴이 이처럼 완고한 태도를 취한 것은 이번이 처음은 아니다. 마지막으로 이렇게 뜨거웠던 때는 7년 전 스냅드래곤 810이었는데 과열로 인해 체감 성능이 저하되어 소니, LG 등 고가의 일본과 한국 휴대폰이 시장 점유율을 잃었습니다. 마지막으로 800MHZ까지 오버클럭된 퀄컴 MSM7225 시리즈는 예정보다 앞서 윈도우 모바일 6.5 시스템 휴대폰을 모두 시장에서 몰아낸 게 13년 전이다. 따라서 퀄컴은 원죄를 범하고 있다(확신).
문제는 스냅드래곤 810에 사용된 TSMC 20nm 공정을 비롯해 스냅드래곤 888에 사용된 삼성 5nm 공정과 MSM7225 시리즈에 사용된 1세대 TSMC 65nm 공정이 왜 이렇게 뜨거운가다. ? 칩 제조 공정은 작을수록 좋지 않나요?
실제로 고든 무어(Gordon Moore)가 요약한 반도체 개발 법칙인 무어의 법칙(Moore's Law)은 다양한 버전이 있지만 인텔의 주장에 따르면 24개월마다 반도체 트랜지스터의 크기와 성능이 두 배로 늘어난다고 한다. 타임스. 이 시리즈의 이전 기사를 종합해보면, 1960년대부터 칩 트랜지스터와 주파수가 증가해 온 것은 사실입니다. 반도체 공정이 점점 작아지고 있는 것이 사실이다.
트랜지스터 구조가 물리적 수준에서 충분히 커지면 계속해서 축소하는 것이 가능합니다. 그러나 트랜지스터가 매우 작은 규모, 예를 들어 매우 작은 수준에 도달하여 전자가 채널 밖으로 누출되는 것을 막을 수 없다면 프로세스 자체에서 열이 발생하고 누출이 발생하며 심각한 전력을 소비하게 됩니다. 그리고 이 노드는 우리 앞에 있는 1nm 같은 '고급 공정'이 아니라 20세기 초반의 65nm 공정이다. 1996년부터 2005년까지 10년 동안 65나노 공정은 오랫동안 인류를 괴롭혔고, IBM, 인텔, AMD를 막론하고 65나노 칩을 저가에 대량생산하는 것은 불가능했다. 당시 ARM789 프로세서 전체 라인, 게임 콘솔, 심지어 Intel의 자체 PXA 모바일 프로세서 시리즈 등 수많은 칩이 거의 10년 동안 90nm 공정에 갇혀 있었습니다. 65nm가 90nm 공정보다 전력 효율성이 더 높지 않고 심지어 더 많은 정적 전력을 소비한다는 것이 상식입니다. 이것이 바로 Qualcomm MSM72XX 시리즈가 그렇게 다운된 이유입니다. 이는 현재 칩 제조가 직면한 더 큰 문제로 빠르게 진행될 수 있습니다. 양자 터널링 효과 하에서 2nm가 실현될 수 있을지 의문입니다.
백과사전에 나오는 원래 단어: 터널링 전자는 터널링하는 전자를 의미합니다(말도 안되는 소리). 터널링 효과는 전자와 같은 미세한 입자가 다른 방법으로는 통과할 수 없는 "벽"을 통과할 수 있게 하는 양자 특성입니다. 이는 "벽"의 "틈"이 전자가 돌아다닐 수 있을 만큼 충분할 때, 특히 "벽"의 "벽돌"이 충분히 작을 때, 벽은 그 효과를 잃게 된다는 것을 명확하게 해줍니다. 65nm 시대에는 로우 프로파일 버전에서 이 문제가 발생했으며 해결하는 데 10년이 걸렸습니다.
2000년경, 전통적인 칩 제조 모델은 IBM의 기술 지도 경로와 전체 일본 공정 기술 생산 경험에 의해 정의되었습니다. 전체 칩의 내부 회로 레이아웃은 처음부터 끝까지 플랫 레이아웃으로 설계되었습니다. 이는 전통적인 의미의 회로 레이아웃이기도 합니다. 특히 니콘과 캐논의 리소그래피 장비 배열도 이 아이디어를 끝까지 확장한다. 그러나 칩이 특정 수준으로 축소되면 전자가 누출되고 회로에 전원을 켤 때 회로가 상호 연결 라인으로부터 자기장 간섭을 받게 되어 주파수가 증가하지 못하게 됩니다. 이것이 바로 누화이자 소음이다. 인텔이 당시 주파수 전쟁을 하지 않겠다고 선언한 이유 중 하나이기도 하다.
어떻게 해결하나요? 인텔은 스트레인드 실리콘 + HKMG 기술을 도입했습니다. AMD는 칩의 내부 누출률과 전자기 영향을 크게 줄이는 구리 도핑 절연 실리콘 기술을 도입했습니다. 또한 FPGA 회사는 프로그래밍 가능한 전력 방식을 표준 변경과 함께 추진하고 있습니다. 그리고 새로운 공급망 시스템 변화를 통해 완벽한 조합이 이루어졌으며, 이는 이론적으로 반도체 제조 공정을 32nm 공정까지 발전시킬 수 있습니다. 좀 더 유명한 파운드리인 TSMC도 AMD의 구리 인터커넥트 솔루션을 배워 마침내 2007년에 65nm 공정을 완료했습니다.
또 다른 문제도 있다. 일본과 미국의 반도체 규격을 둘러싼 결정전은 유럽과 미국의 기술 승리로 끝났다. 이후 LCD 분야에서는 여전히 쇠퇴기에 접어들었다. 하드 드라이브.
이제 당면한 문제가 해결되었으므로 계속해서 평면 트랜지스터 제조를 가속화해 나가겠습니다. 2010년이 왔습니다. 인텔은 차세대 32nm를 설계하는 방법에 대해 많은 고민을 했습니다. 사실 평면 적층형 트랜지스터의 종말은 10년 전에 발표됐지만 이날은 언제나 올 것이다. 인텔은 3D 트랜지스터(실제로는 FinFET 구조)라는 강력한 킬러를 출시했습니다.
사실 22nm는 더 이상 일반적인 명명법으로는 볼 수 없습니다. 인텔의 22nm FinFET 공정의 게이트 길이는 32nm 평면 공정에 비해 크게 짧지는 않지만, 단위 면적당 집적 트랜지스터 수가 실제로 두 배로 늘어났습니다. 오랫동안 28nm에서 돌파하지 못했던 TSMC도 새로운 세계를 발견하고 3D 구조 칩 설계로 전환해 마침내 TSMC16nm 공정을 뒤집었습니다.
사진을 보시면 한 눈에 이해가 되실 겁니다. 이렇게 계속해서 쌓으면 이론적으로는 실리콘 기반 칩의 끝까지 도달할 수 있다. 인텔이 14nm 칩을 제조할 때 기술 경로는 22nm FinFET에 비해 크게 혁신적이지 않습니다. 대신에 놀라운 효과를 발휘하는 방법인 다중 포토리소그래피를 사용합니다. 이는 인텔 자체의 다중 노출 기술입니다.
밀도가 너무 높고 회로 정확도가 충분하지 않은 경우 어떻게 해야 합니까? 다루기도 쉽고, 틈에 새겨질 수도 있으니, 몇 번 더 시도해 보세요. 14~14+~14+++++까지 대응 가능하지만 10nm 이하의 정밀도에 직면할 경우 포토리소그래피 횟수를 2배로 늘려야 하고 소비전력과 물공급, 포토마스크 개수도 많아진다. 그리고 더 끔찍합니다. 이것들은 모두 받아들일 수 있지만 이론적 지침이 가져올 수 없는 것은 다중 포토리소그래피의 문제는 오류라는 것입니다. 수십억 개의 트랜지스터를 사용하면 한 단계에서 단 한 번의 실수나 약간의 편차라도 발생하면 칩이 폐기됩니다. 5회 노출과 6회 노출이면 어떻게 되나요? 문제는 결국 수율을 높일 수 없다는 점이다. 옆집 TSMC도 극자외선 리소그래피를 쓴다는 거다. 코어가 6세대 연속 14nm를 맴돌고 있는 이유이기도 합니다.
이번 호는 끝났고, 다음 호에서는 드디어 코어 12세대의 핵심 디자인에 대해 이야기해보겠습니다!